当前简讯:深入探讨在FPGA设计中要避免的10大错误

2023-06-01 20:10:12来源：OpenFPGA

本文列出了FPGA设计中常见的十个错误。我们收集了 FPGA 工程师在其设计中犯的 10 个最常见错误，并提供了解决方案的建议和替代方案。本文假定读者已经具备 RTL 设计和数字电路方面的基础。接下来让我们深入探讨在FPGA 设计中要避免的 10 大错误。

异步逻辑

FPGA 设计适用于同步系统，即使异步逻辑是可综合的，它也会导致设计中的时序违规（亚稳态）。有 FPGA 工程经验的人往往会避免在他们的 FPGA 设计中使用任何异步逻辑。缓解此问题的一种方法是在驱动 LUT 的设计中同步锁存所有异步逻辑。

设计中的异步循环会增加 FPGA 的功耗，从而增加热量并可能导致不必要的“过热”问题。

(资料图)

以下是使用异步逻辑有益的情况：

在 AXI-stream协议中，最好将“tready”表示为异步，这里可以使用reg slice来减轻异步逻辑，这会增加整个设计的利用率。基于 DSPslice 的计算。使用 DSP slice 的除法、乘法可以异步完成，对时序几乎没有影响。

不使用厂商提供的原语

这是 FPGA 初学者常犯的错误。以Xilinx器件为例，Xilinx为时钟缓冲器、CDC、DLL、时钟分频器等提供原语。充分利用器件中现有的原语将带来更高效的设计，并大幅缩短开发时间。

例如：

1、将 xpm-cdc 用于同步器将减少为其编写 RTL 以及为该信号定义约束的麻烦。

2、使用 bufr 进行时钟分频会自动将生成的时钟放置在时钟树上，并推断生成的时钟约束。

未充分利用 DSP Slice

在 Xilinx FPGA 中，DSP Slice 能够用作累加器、加法器、减法器、除法器和乘法器。当需要这些功能时，最好使用 DSP slice 而不是 LUT/Fabric 来执行此操作。这将减少花在设计优化以及设计结束时的时序收敛上的时间。

有些设计需要非常高的时钟频率才能工作，在这种情况下，DSP Slice可以大大减少时序问题。

检查设计中推断的锁存器

这是一个可以用例子很好解释的案例。编写状态机时，应该有 1 个同步状态和 2 个异步状态。在异步的 NEXT STATE LOGIC中，如果忘记考虑所有条件，工具将推断一个锁存器，即 next_state 信号将被预期为设计中的生成时钟，因为它将驱动多个 LUT。盲目忽略这种情况会导致状态机停止，并且在出现故障时无法恢复。